Lattice beschleunigt das FPGA-Design mit der neuen Lattice Radiant 2.0-Designsoftware
December 11 2019 - 5:14AM
Business Wire
Neueste Version unterstützt neue Lattice
CrossLink-NX-FPGAs
Lattice Semiconductor Corporation (NASDAQ: LSCC), führender
Anbieter im Bereich programmierbarer energieeffizienter
Anwendungen, gab heute die Verfügbarkeit der neuesten Version
seines beliebten Software-Designtools für FPGAs, Lattice Radiant™
2.0, bekannt. Das aktualisierte Designtool unterstützt nicht nur
Geräte mit h�herer Dichte wie die neue CrossLink-NX™ FPGA-Familie,
sondern bietet auch neue Funktionen, mit denen sich Lattice
FPGA-basierte Designs schneller und einfacher als je zuvor
entwickeln lassen.
Wenn Systementwickler Hardwareplattformen bewerten, ist die
tatsächliche Hardware nur ein Teil ihrer Auswahlkriterien. Sie
bewerten auch die Designsoftware, mit der die Hardware konfiguriert
wird, auf ihre Benutzerfreundlichkeit und die unterstützten
Funktionen, da diese Funktionen einen erheblichen Einfluss auf die
Gesamtzeit und die Gesamtkosten der Systementwicklung haben
k�nnen.
Roger Do, Senior Product Line Manager bei Lattice, erklärt: „Die
Lattice Radiant 2.0-Designsoftware bietet Entwicklern eine leicht
verständliche Benutzererfahrung. Das Tool führt sie durch den
Entwurfsablauf von der Entwurfserstellung über den IP-Import, die
Implementierung, die Bitstream-Generierung bis zum Herunterladen
des Bitstreams auf ein FPGA. Entwickler mit wenig oder keiner
Erfahrung in der Arbeit mit FPGAs sollten in der Lage sein, die
automatisierten Funktionen von Lattice Radiant schnell zu nutzen.
Erfahrene FPGA-Entwickler k�nnen mit Lattice Radiant 2.0 die
FPGA-Einstellungen genauer steuern, wenn bestimmte Optimierungen
erforderlich sind.“
Zu den neuen Feature-Upgrades in Radiant 2.0 geh�ren:
- Ein On-Chip-Debugging-Tool, mit dem Benutzer Fehler in Echtzeit
beheben k�nnen. Mit der Debugging-Funktion k�nnen Entwickler
virtuelle Schalter oder LEDs in ihren Code einfügen, um die
Funktionsfähigkeit zu prüfen. Mit dem Tool k�nnen Benutzer auch die
Einstellungen für den Hard-IP-Block ändern, um verschiedene
Betriebsmodi zu testen.
- Die verbesserte Timing-Analyse bietet eine genauere Ablauf- und
Routenplanung sowie ein genaueres Timing der Uhr, um Überlastungen
und thermische Probleme zu vermeiden.
- Mit dem ECO-Editor (Engineering Change Order) k�nnen Entwickler
inkrementelle Änderungen an einem abgeschlossenen Entwurf
vornehmen, ohne die gesamte FPGA-Datenbank neu kompilieren zu
müssen.
- Der Rechner für den simultanen Schaltausgang (SSO) analysiert
die Signalintegrität einzelner Pins, um sicherzustellen, dass sie
nicht durch die Nähe zu einem anderen Pin beeinflusst werden.
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